文件名称：verilog 写的单个与门以及testbench
文件大小：12KB
文件格式：RAR
更新时间：2022-03-25 10:16:36
Verilog and_gate
verilog 写的单个与门以及testbench
【文件预览】：
sim
----and_gate_tb.v(362B)
----and_gate_tb.v.bak(0B)
----__Previews()
--------and_gate_tb.vPreview(20KB)
src
----and_gate.v(516B)
----and_gate.v.bak(517B)