EDA实验 序列检测器的设计

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文件名称：EDA实验 序列检测器的设计

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文件格式：PPT

更新时间：2012-07-12 04:24:53

EDA实验

用VHDL语言设计一个序列检测器，其设计电路框图如图9-1所示，状态转换图如图9-2所示，状态转换功能表如表9-3所示，顶层电路原理图如图9-4。要求当检测器连续收到一组串行码（1110010）后，输出为1，其他情况输出为0。其仿真时序波形如图9-5所示。