文件名称：systemverilog_assertion.pdf
文件大小：4.6MB
文件格式：PDF
更新时间：2023-04-21 15:01:43
system verilog 断言 synopsys
验证与设计不同，尤其是初学者，验证会成为一盘散沙——无规可循。然而 为了能够实现验证平台的重用，需要标准的验证语言和标准的验证库。这样一来 在验证的过程中只需要调用验证库中的库单元就可以实现验证的重用。所以为了 解决验证的混乱局面，特此依据 Synopsys 的 SVL 库进行翻译，该库与 OVL 的 使用方式相同，每次的检查对象仅需要例化对应的库单元就可以实现。 其原文来自于 Synopsys 的 SystemVerilog 检查库的讲解文档，翻译难免有错 和生硬的地方，所以请参照相应文件进行阅读。 最后将 Serikanth Vijayaraghavan 和 Meyyappan Ramanathan 编著的《A Practical Guide for SystemVerilog Assertions》的第一章翻译放置在附录 A 中，以 供阅者参考。