文件名称：SystemVerilog3.1a语言参考手册.chm
文件大小：6.39MB
文件格式：CHM
更新时间：2012-06-10 02:57:18
SystemVerilog 参考手册 Verilog
SystemVerilog3.1a语言参考手册.chm 中文 本参考手册详细描述了Accellera为使用Verilog硬件描述语言在更高的抽象层次上进行系统的建模和验证所作的扩展。这些扩展将Verilog语言推向了系统级空间和验证级空间。SystemVerilog构建于IEEE Verilog 2001委员会所作的工作之上。