VHDL实验分频器设计

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文件名称：VHDL实验分频器设计

文件大小：441B

文件格式：VHD

更新时间：2013-04-20 04:51:41

分频器

分频器设计 实验目的 1.　熟悉QUARTUSII 软件的使用 2.　熟悉PLD设计流程 3. 学习分频器的设计 设计思路与框图 设计一个25位的二进制计数器，以50MHz时钟作为输入，然后将其最后一位引出即可得到大致为1Hz的输出。