文件名称：四位全加全减器
文件大小：148KB
文件格式：DOC
更新时间：2015-05-25 06:56:38
FPGA VHDL 四位全加全减器
四位全加全减器实现 library IEEE;--四位全加全减器(复用加法器) use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all;--要用信号加法,要加此句 entity AM is port( Flag:in std_logic;--1为减法 0为加法 Cin :in std_logic;--进位(借位)输入 A,B :in std_logic_vector(3 downto 0);--A为加(减)数,B为被加(减)数 Sum :out std_logic_vector(3 downto 0);--结果输出 Cout:out std_logic--进位(借位)输出 ); end AM;