文件名称：组合逻辑实验手册.docx
文件大小：4.63MB
文件格式：DOCX
更新时间：2023-01-07 08:15:07
数字逻辑 实验报告
一、 实验内容 利用VHDL语言设计一个4位8421码到4位格雷码的编码器。 使用波形图仿真验证其功能。 library ieee; use ieee.std_logic_1164.all; entity text1 is port(d0,d1,d2,d3: in std_logic; q0,q1,q2,q3: out std_logic); end entity text1; architecture rtl of text1 is begin q0<=d2 xor d3; q1<=d1 xor d2; q2<=d0 xor d1; q3<=d0; end architecture rtl;