EDA 数字时钟实验设计报告

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文件名称：EDA 数字时钟实验设计报告

文件大小：47KB

文件格式：DOC

更新时间：2014-07-24 06:23:14

数字时钟

用VHDL语言设计数字时钟电路， 1、正常的显示时、分、秒计时功能。 2、可引入秒脉冲进行校时、校分，并可用RESET信号给秒清零。 3、实现整点报时，当计时器道59分50秒开始鸣响，四声低声，一声高声。