【文件属性】：
文件名称：宜宾学院VHDL课程作业16并行输入转16位同步串行输出
文件大小：3KB
文件格式：RAR
更新时间：2016-02-12 05:39:10
VHDL
FPGA输入端口：CLR ,CLK , ALE , WR , DATA_P0 [7..0] , DATA_P2[7..0] ;
FPGA输出端口：SCLK , SDATA , LD ;
16并转16位同步串出
【文件预览】：
no1.qpf
no1.vhd
no1.vwf