文件名称：序列检测器
文件大小：118KB
文件格式：RAR
更新时间：2015-01-23 06:25:15
verilog 序列检测器
设计序列信号检测器，具体要求：当检出输入码流为10110100或11011010时输出检出信号为1，否则为0，同时输出检出该码流的个数（最大计数值可不超过255，否则给出计数溢出信号为1）
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----引脚描述.txt(260B)
----描述.docx(15KB)
----综合结果截图.docx(55KB)
----设计图.docx(67KB)
----FSM.v(3KB)