使用状态机完成序列检测器

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文件名称：使用状态机完成序列检测器

文件大小：2.69MB

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更新时间：2024-04-23 05:01:51

fpga verilog 状态机 序列检测器

使用状态机，对输入序列进行序列检测，当输入序列正确时，输出为1，其它情况输出为0。prj_quartus是quartus文件，prj_modelsim是modelsim仿真文件，src是程序源码包含testbench