verilog秒表

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文件名称：verilog秒表

文件大小：160KB

文件格式：PDF

更新时间：2014-12-30 16:06:10

verilog秒表

顶层模块----顶层模块对底层模块进行例化，顶层模块不做逻辑设计。 底层模块----共2 个底层模块， 计时模块：通过在例化时对分频系数的改变，得到1 秒，10 秒，1 分