FIFO的实现.doc

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文件名称：FIFO的实现.doc

文件大小：25KB

文件格式：DOC

更新时间：2022-06-08 02:12:50

FPGA

该模块的设计总体思想是：当串－并转换器准备好一个字节的数据时告诉FIFO并把数据送给FIFO；当并－串转换器准备好接受一个字节的数据时，也告诉FIFO，并从FIFO中读取数据。具体实现和逻辑连接图如下：