【文件属性】：
文件名称：verilog chu ji yu yan
文件大小：274KB
文件格式：PDF
更新时间：2017-06-05 03:38:38
电路
目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a 与数据b，如果两个
数据相同，则给出结果1，否则给出结果0。在Verilog HDL 中，描述组合逻辑时常使用assign 结构。
注意 equal=(a==b)?1:0 ,这是一种在组合逻辑实现分支判断时常使用的格式。