Cyclone V的时钟重配置

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文件名称：Cyclone V的时钟重配置

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更新时间：2022-08-03 15:45:48

fpga PLLReconfig 步进可调 IP PLL

Altera FPGA型号为Cyclone V的时钟重配置，利用到了PLL和Reconfig PLL这两个IP核，实现任意频率的输出。内部已经固定了N/C的值，也可以自己调节N/C的值实现任意整数频率的输出。根据公式pll=f*M/(N*C)计算出输出频率，很简单。