文件名称：Verilog HDL 教學文件
文件大小：2.65MB
文件格式：7Z
更新时间：2013-12-04 10:09:46
Verilog HDL 硬件描述語言
Verilog HDL是一種硬體描述語言（hardware description language），為了製作数字电路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言為基礎設計一種語言，可以使工程師比較容易學習。
【文件预览】：
Verilog HDL硬件描述語言
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