文件名称：verilog开发的基于vivado FPGA图像中值滤波ip核
文件大小：10.86MB
文件格式：ZIP
更新时间：2022-09-21 17:30:15
verilog 中值滤波
verilog开发的基于vivaod FPGA图像中值滤波ip核
【文件预览】：
xgui
----video_image_process_v1_0.tcl(205B)
----VIP_matrix_generate_3x3_8bit_v1_0.tcl(205B)
src
----VIP_matrix_generate_3x3_8bit.v(3KB)
----gray_median_filter.v(3KB)
----Sort3.v(1KB)
----median_3x3.v(4KB)
----line_shift_RAM_8bit.v(2KB)
----rgb2ycbcr.v(5KB)
----blk_mem_gen_0()
--------blk_mem_gen_0_ooc.xdc(3KB)
--------misc()
--------hdl()
--------blk_mem_gen_0.veo(3KB)
--------blk_mem_gen_0.xci(40KB)
--------sim()
--------doc()
--------summary.log(981B)
--------blk_mem_gen_0.vho(3KB)
--------simulation()
--------synth()
--------blk_mem_gen_0.xml(224KB)
----Video_Image_Processor.v(2KB)
component.xml