文件名称：verilog单周期
文件大小：6KB
文件格式：ZIP
更新时间：2020-01-09 10:21:09
计组
处理器应支持指令集为：{addu, subu, ori, lw, sw, beq, lui, jal, jr,nop}。 addu,subu可以不支持溢出。 处理器为单周期设计。 不需要考虑延迟槽。
【文件预览】：
extender.v
mips.v
MUX.v
Control.v
DM.v
alu.v
im.v
pc.v
gpr.v
verilog单周期
【文件属性】：
【文件预览】：
extender.v
mips.v
MUX.v
Control.v
DM.v
alu.v
im.v
pc.v
gpr.v
【文件预览】：
extender.v
mips.v
MUX.v
Control.v
DM.v
alu.v
im.v
pc.v
gpr.v