文件名称：数字逻辑电路与设计仿真实验（Multisim 13.0）
文件大小：1.63MB
文件格式：ZIP
更新时间：2022-05-14 10:06:36
实验文件 Multisim 实验仿真 数字逻辑电路与设计 硬件
数字逻辑电路与设计课程的实验仿真文件（Multisim） 仿真软件（Multisim 13.0） 适合人群：数字逻辑电路与设计初学者 实验包括： 与门，非门，或门，异或门，同或门； 74LS138逻辑功能测试； JK触发器； 逻辑转换器； 全加器； 三人表决器； 设计1位数值比较电路； 四选一数据选择器； 译码器和与非门组成的三人表决器； 与非门组成或非门F=AB+CD；
【文件预览】：
Digital Circuit Logic Design
----同或门.ms13(88KB)
----四选一数据选择器实现三人表决器.ms13 (Security copy)(95KB)
----JK触发器.ms13(87KB)
----全加器.ms13(80KB)
----译码器和与非门组成的三人表决器.ms13(95KB)
----逻辑转换器.ms13 (Security copy)(126KB)
----与门.ms13(76KB)
----异或门.ms13 (Security copy)(87KB)
----逻辑转换仪测试组合逻辑电路.ms13(55KB)
----设计1位数值比较器电路.ms13(97KB)
----异或门.ms13(87KB)
----逻辑转换器.ms13(126KB)
----三人表决器.ms13(102KB)
----四选一选择器实现三人表决器.ms13(92KB)
----非门.ms13 (Security copy)(55KB)
----或门.ms13 (Security copy)(76KB)
----四选一数据选择器ms13.ms13(126KB)
----或门.ms13(77KB)
----74LS138逻辑功能测试.ms13(112KB)
----非门.ms13(56KB)
----与非门组成与或门F=AB+CD.ms13(97KB)