文件名称：vivado时钟IP核的使用
文件大小：1.55MB
文件格式：ZIP
更新时间：2022-05-09 16:15:48
FPGA
verilog带testbench文件 环境：vivado 2018.3 时钟ip核是一个比较常用的IP核，主要用于对输入的时钟信号进行进行倍频、分频、调整相位。这些功能其实自己去实现也是相对来说比较简单的，但是既然vivado提供了这种封装好的IP核,我们就可以充分的去利用，减少开发者的工作量，而且时钟ip核也有一些比较高级的功能，比如，输出时钟频率和相位的动态调整等等。本篇文章主要记录时钟ip核的基本使用，并附带verilog和vhdl代码及对应的testbench文件，以供同学们相互交流学习。