加法计数器

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文件名称：加法计数器

文件大小：248B

文件格式：TXT

更新时间：2014-11-25 06:01:36

ena clear clock

实验用module sq (Q,clock,clear,count,ena); output[3:0]Q,count; input clock,clear,ena; reg count; reg[3:0]Q; always @(posedge clock or posedge clear) if(clear) Q<=4'd0; else if (ena) begin Q<=Q+1; count=&Q; end endmodule