串口通信实现（verilog带testbench文件）

【文件属性】：
文件名称：串口通信实现（verilog带testbench文件）
文件大小：786KB
文件格式：ZIP
更新时间：2022-05-01 15:06:17
fpga开发 uart_tx模块由单脉冲信号send_go使能，将data[7:0]读入uart_tx模块，发送完成后，输出单脉冲tx_done。总之完成了一个串口发送模块。可以参考我的文章https://blog.csdn.net/lgk1996/article/details/124523461?spm=1001.2014.3001.5502 环境：vivado + verilog

【文件预览】：
project_uart_tx_single
----project_uart_tx_single.ip_user_files()
--------README.txt(130B)
----project_uart_tx_single.sim()
--------sim_1()
----project_uart_tx_single.hw()
--------project_uart_tx_single.lpr(290B)
----project_uart_tx_single.xpr(9KB)
----project_uart_tx_single.srcs()
--------sources_1()
--------sim_1()
----project_uart_tx_single.cache()
--------wt()