文件名称：参数化的类-微积分入门Ⅰ 一元微积分 -(日）小平邦彦
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更新时间：2024-07-29 18:52:40
System Verilog 中文
11.23 参数化的类 第十一章 类 SystemVerilog 3.1a 语言参考手册 11.23 参数化的类 第十一章 类 如果定义一个基本类，它的对象在实例化的时候可以具有不同的数组尺寸或数据类型，那么这种功能通常很有用。我们可 以不必为每一个尺寸或类型编写相同的代码，并且可以为本质上不同并且不可互换的对象使用同一个说明（这与 C++的 类模板类似）。 普通的 Verilog 参数机制可以用来参数化一个类： Copy Code class vector #(int size = 1); bit [size-1:0] a; endclass 接下来，这个类的实例就可以像模块或接口一样实例化： Copy Code vector #(10) vten; // 尺寸为 10的 vector对象 vector #(.size(2)) vtwo; // 尺寸为 2的 vector对象 typedef vector#(4) Vfour; // vector尺寸为 4的类 当将类型作为参数的时候，这个功能特别有用： Copy Code class stack #(type T = int); local T items[]; task push(T a); ...