设计最优化的时钟电路

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文件名称：设计最优化的时钟电路

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更新时间：2012-09-09 15:56:13

时钟电路设计

高速数字电路设计超越了简单的“1”与“0”的世界而进入模拟电路领域，避免传输线效应造成的系统故障是设计师们必须认真解决的问题。本文的目的是通过对49FCT3807与SDRAM的一驱一和一驱二时钟电路的SI（信号完整性）分析和参数的优化举例，使硬件设计工程师和PCB设计工程师了解在设计时需要考虑和注意之处。希望能够抛砖引玉。