文件名称:四位全加器
文件大小:815B
文件格式:RAR
更新时间:2016-09-10 02:37:43
verilog 全加器
用verilog语言描述的4位全加器,采用自顶向下结构,并包含测试激励
【文件预览】:
fulladd4
----fulladd.v(212B)
----fulladd4.v(305B)
----testbench.v(498B)
文件名称:四位全加器
文件大小:815B
文件格式:RAR
更新时间:2016-09-10 02:37:43
verilog 全加器
用verilog语言描述的4位全加器,采用自顶向下结构,并包含测试激励