文件名称：Verilog实现ASK编码（内含Testbentch）
文件大小：2KB
文件格式：ZIP
更新时间：2017-04-14 16:01:05
Verilog ask testbentch
timescale 1ns 1ps this is testbentch of 12bits ad module tb adv; Inputs reg [11:0] datain b; reg clk; reg rst; reg cnt; reg carry ; integer k i file file1 ; reg [2:0] count; Outputs wire [11:0] dataout ; Instantiate the Unit Under Test UUT ad uut datain datain clk clk rst rst dataout dataout ;"> timescale 1ns 1ps this is testbentch of 12bits ad module tb adv; Inputs reg [11:0] datain b; reg clk; reg rst; reg cnt; [更多]
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tb_adv.v
ad.v
sin_data.txt