文件名称：VSCode-SystemVerilog:VS Code中的SystemVerilog支持
文件大小：766KB
文件格式：ZIP
更新时间：2024-03-31 08:42:21
系统开源
SystemVerilog-语言支持 此VS Code扩展提供了更快读取，导航和编写SystemVerilog代码的功能。 特征 精心 转到文档中的符号（ Ctrl+Shift+O ） 转到工作空间文件夹（已索引模块/接口/程序/类/程序包）中的符号（ Ctrl+T ） 转到定义（适用于模块/接口/程序/类/程序包名称以及端口！ ）（ Ctrl+LeftClick ） 在已建立索引的工作空间上快速入门 许多常见块的代码段 从已索引的模块实例化模块 带有模拟器的Linter Capabilites（） 通过集成的SystemVerilog解析器和IntelliSense（完全符合IEEE标准1800-2017）进行快速实时错误识别 如果您发现错误或想要功能，则将其作为“请求或提交“ 例子 语法高亮 转到定义 模块实例化 推荐建议 如果您的工作空间中有网表，则可以在设置中排除它们，例如