文件名称：Verilog程序的命题投影时序逻辑符号模型检测 (2014年)
文件大小：1.18MB
文件格式：PDF
更新时间：2024-05-27 20:37:53
自然科学 论文
为了保证以Verilog硬件描述语言设计的片上系统的正确性,提出了Verilog程序的符号模型检测方法.依据形式化操作语义将Verilog程序建模为有限状态机,将设计规范用命题投影时序逻辑公式描述,并采用命题投影时序逻辑符号模型检测工具对程序进行验证,从而证明片上系统满足设计规范.以Verilog 程序描述的四位同步二进制计数系统的验证实例表明,Verilog程序的命题投影时序逻辑符号模型检测方法是可行的.