JPEG2000全并行位平面编码器的VLSI设计验证 (2011年)

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文件名称：JPEG2000全并行位平面编码器的VLSI设计验证 (2011年)
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更新时间：2021-06-12 04:05:46
自然科学 论文 研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位平面并行编码;每次仅需读入一列新的数据,即可实现编码循环.据此设计了三级流水线的全并行电路结构,仅需259个周期就可处理完32×32的小波子带,同时保持了较低的硬件开销.FPGA综合结果表明,系统时钟可以综合到76.355 MHz,达到301.9Mcoefficient/sec的