文件名称：用vhdl实现48阶fir的8折叠
文件大小：2KB
文件格式：RAR
更新时间：2014-06-01 18:02:28
48阶fir 8折叠 重定时 vhdl
本设计采用重定时以及折叠的方法，将原本使用24个乘法器的线性相位48阶fir设计成为只需要使用3个乘法器的fir，减少了硬件电路的开销。使用vhdl语言编写程序。
【文件预览】：
fir8_1model.vhd
multiplier.vhd
fiter_8fold.vhd
用vhdl实现48阶fir的8折叠
【文件属性】：
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fir8_1model.vhd
multiplier.vhd
fiter_8fold.vhd
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fir8_1model.vhd
multiplier.vhd
fiter_8fold.vhd