【文件属性】：
文件名称：eda实用教程
文件大小：20.69MB
文件格式：RAR
更新时间：2018-07-06 05:32:30
verilog eda
在Verilog HDL中，描述组合逻辑时常用的assign结构。
Equal=(a= =b)?1:0,这是一种在组合逻辑实现分支判断时常用的格式。
测试模块用于检测模块设计是否正确。它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期有偏差，则需要对设计模块进行修改。
综合就是把compare.v文件送到synplify或其他综合器处理，在选定实现器件和选取生成verilog网表的前提下，启动综合器的编译。综合器会自动生成一系列文件，向操作者报告综合的结果。其中生成的Verilog netlist文件（扩展名为.vm），表示自动生成的门级逻辑结构网表，仍然用Verilog语句表示，但比输入的源文件更具体，可以用测试模块调用他做同样的仿真，运行的结果更接近实际器件。
【文件预览】：
EDA实用教程
----第9章 Verilog 语言规则.ppt(1.54MB)
----第4章 EDA工具应用初步.ppt(4.48MB)
----第2章 FPGA与CPLD的结构原理.ppt(1.76MB)
----第8章 有限状态机设计技术.ppt(2.04MB)
----第5章 Verilog设计深入.ppt(1.91MB)
----第1章 EDA技术概述.ppt(485KB)
----第6章 EDA工具应用深入.ppt(5.13MB)
----第3章 Verilog设计入门.ppt(1.22MB)
----第10章 Verilog行为仿真.ppt(1.87MB)
----第7章 系统设计优化.ppt(1.89MB)