文件名称：UART:VHDL中的简单UART实现
文件大小：7KB
文件格式：ZIP
更新时间：2024-05-30 07:51:17
VHDL
串口
VHDL中的简单UART实现
描述
非常简单，无缓冲的8位数据位，0位奇偶校验，1位停止位串行通信通道的实现。 通过分别设置I_clk_baud_count，应该能够在任何波特率下（有一定程度的错误）：
For a 50MHz I_clk:
I_clk_baud_count := X"1458" -- 9600bps
I_clk_baud_count := X"01B2" -- 115200bps
To generate other timings, perform calculation:
/
【文件预览】：
UART-master
----vhdl()
--------uart_simple.vhd(7KB)
----README.md(2KB)
----tests()
--------uart_simple_loopback_tb.vhd(5KB)
--------uart_simple_rx_tb.vhd(4KB)
--------uart_simple_tx_tb.vhd(3KB)