Verilog+HDL+代码风格规范

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文件名称：Verilog+HDL+代码风格规范

文件大小：356KB

文件格式：PDF

更新时间：2018-12-13 11:35:53

Verilog 规范

本规范内容包括可综合设计规范和仿真验证规范两部分。可综合设计规范是针对逻辑设计代码，适用于RTL的任何一种描述方式（数据流描述，行为描述，门级描述）。仿真验证规范针对Testbench代码。 本规范读者含概FPGA设计人员、验证人员和其他与FPGA开发相关人员。