文件名称：流水线verilog 实现
文件大小：8KB
文件格式：ZIP
更新时间：2016-11-23 19:25:50
流水线 verilog
五级流水线的verilog实现，需要在PFGA上实现，modelsim中运行成功
【文件预览】：
pkbh.v
counter_10.v
button.v
timer.v
xianshi.v
div_tb.v
tongbuqi.v
counter_bcd.v
button_press_unit_tb.v
xianshi_tb.v
counter.v
stopwatch.v
div.v
latch.v
yimaqi.v
kongzhi.v
xianshiyima.v
control_2_tb.v
counter_5.v
counter_tb.v
mux.v
control.v
count40.v
div_n.v
button_press_unit.v