文件名称：verilog_basic_codes
文件大小：15KB
文件格式：ZIP
更新时间：2024-04-16 04:24:04
DineshN
【文件预览】：
verilog_basic_codes-verilog_prac
----dataflow_model()
--------full adder(137B)
--------8bit_ripple_carry_adder(675B)
--------half adder(139B)
--------carry_lookahead_adder(695B)
----structural_modellling()
--------4x4 vedic_multiplier(2KB)
--------ripplecarry_adder(790B)
--------half_adder and full_adder(559B)
----behavioral modelling()
--------half adder_using 2:1 mux(325B)
--------Dflip_flop(988B)
--------t flipflop(957B)
--------jk flip flop(892B)
--------counters()
--------2_1 mux(411B)
--------sr_flipflop(174B)
--------fulladder using 2:1 mux(460B)
----README.md(9B)