文件名称：一种高速低相位噪声锁相环的设计 (2008年)
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更新时间：2024-06-07 04:32:41
自然科学 论文
设计了一种1. 8 V,SMIC 0.18 μm工艺的低噪声高速锁相环电路。通过采用环行压控振荡器,节省了芯片面积和成本。通过采用差分对输入形式的延时单元,很好地抑制了电源噪声。与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变整个电路芯片测试结果表明:在输入参考频率为20 MHz、电荷泵电流为40μA、带宽为100 kHz时,该锁相环可稳定输出频率为797.1 MHz-1.272 GHz的时钟信号,且在中心频率500 kHz频偏处相位噪声可减小至-94.3