文件名称：常用VERILOG程序模块
文件大小：8KB
文件格式：RAR
更新时间：2013-12-20 13:26:13
VERILOG模块
数字系统设计实验及相关硬件描述语言学习过程中常用的verilog程序模块，如分频器，数字时钟，交通灯等设计实例。
【文件预览】：
序列 .txt
时钟加调整.txt
十计数.txt
分秒计时器.txt
老师的交通灯.txt
秒计数器.txt
时钟减调整.txt
新建 文本文档.txt
时钟.txt
测试模块.txt
交通灯.txt
单周期.txt
篮球赛计时.txt