文件名称：verilog流水线多周期CPU设计
文件大小：203KB
文件格式：RAR
更新时间：2015-04-19 11:18:36
CPU设计
里面有多周期和流水线CPU的VERILOG代码实现，适合学习计算机原理课程设计
【文件预览】：
27组CPU实验
----流水线结构图.jpg(393KB)
----27组多周期code()
--------cu.v(13KB)
--------ALU.v(1KB)
--------mux4-pc2.v(753B)
--------mux2-wd.v(611B)
--------BagDec.v(1KB)
--------KD_CPU.v(5KB)
--------register-a.v(544B)
--------mem-data.v(727B)
--------mux4.v(1KB)
--------BagEnc.v(764B)
--------mux-wr.v(478B)
--------register-b.v(547B)
--------TESTBENCH.v(2KB)
--------ModDiv.v(965B)
--------register-ir.v(1KB)
--------GR.v(6KB)
--------register-reg1.v(556B)
--------register-allu.v(553B)
--------mux2-alu1.v(474B)
--------mem.v(949B)
--------pc.v(1009B)
----27组流水线code()
--------ALU.v(1KB)
--------pc_reg.v(487B)
--------LOAD_USE.v(1KB)
--------extend.v(495B)
--------ID_EX.v(1KB)
--------KD_Pipeline.v(7KB)
--------divider_unit.v(329B)
--------mux4.v(530B)
--------EX_MEM.v(2KB)
--------extend26.v(286B)
--------mux2.v(385B)
--------data_memory.v(1KB)
--------Forwording_unit.v(1KB)
--------testbanch.v(2KB)
--------Control_Conflict.v(5KB)
--------ALU_ctr.v(515B)
--------GR.v(5KB)
--------adder.v(278B)
--------MEM_WB.v(1KB)
--------CU.v(4KB)
--------abnormity control.v(1KB)
--------PC_adder.v(345B)
--------pc.v(494B)
--------IF_ID.v(921B)
--------Ins_Mem.v(322B)
--------divider.v(5KB)
----多周期结构图.JPG(128KB)