文件名称：BUAA-CO：北航6系计算机组成课设
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文件格式：ZIP
更新时间：2024-03-06 06:50:57
Verilog
北航 P0：零件及状态机设计（Logisim） 课下测试：构建CRC校验码计算电路，ALU，正则表达式匹配 课上测试：Logisim完成部件及FSM设计 P1：零件及状态机设计（Verilog-HDL） 课下测试：实现splitter，ALU，格雷码计数器，合法表达式识别，走迷宫 课上测试：Verilog-HDL完成部件及FSM设计 P2：汇编语言 课下测试：矩阵乘法，排序，回文串判断 课上测试：选择题+编程题 P3：Logisim开发单周期CPU 课下测试：完成支持7条指令的单周期CPU设计 课上测试：补充指令 P4：Verilog开发单周期CPU 课下测试：完成支持7条指令的单周期CPU设计 课上测试：补充指令 P5：Verilog开发流水线CPU（1） 课下测试：完成支持10条指令流水线CPU设计 课上测试：流水线工程化方法 P6：Verilog开发流水线CPU（2） 课下测试：完成