文件名称：sync_fifo_0：与基于触发器的零延迟读取延迟存储器的同步FIFO接口
文件大小：5KB
文件格式：ZIP
更新时间：2024-03-07 07:08:30
SystemVerilog
sync_fifo_0 与基于触发器的零延迟读取等待时间存储器的同步FIFO接口。 这是用SystemVerilog编写的简单同步FIFO设计。 文件design.sv是顶层设计文件，它使用反引号包括来合并其他设计文件。 同样，testbench.sv文件包括sim所需的其他相关文件。 （反勾号包含结构由所使用的仿真环境决定。） 测试台将随机数据发送到FIFO中，并检查弹出的数据。 可以调整测试台，以强调空的或满的条件，并更改推/弹出信号的随机断言。 请注意，FIFO设计为使用户可以连续断言断言。 仅当同时发出pop和vld信号时，才应由用户采样数据。 您可以在运行仿真并查看波形。 通过将JSON文件内容复制到来查看wavedrom * .json时序图。
【文件预览】：
sync_fifo_0-master
----ram2p_0clk.sv(788B)
----testbench.sv(2KB)
----wavedrom_fifo_0.json(2KB)
----README.md(971B)
----my_classes.sv(5KB)
----design.sv(4KB)