文件名称：一份VHDL学习资料
文件大小：80KB
文件格式：ZIP
更新时间：2018-05-10 03:11:36
FPGA ISE VHDL
配套开发板完整程序结构，初学的话可以用它进行一次完整的模拟过程，比黑金的要易懂上手
【文件预览】：
ex1vhd
----clkdiv.vhd.bak(1KB)
----clkdiv.done(26B)
----clkdiv.qws(613B)
----db()
--------clkdiv.lpc.rdb(406B)
--------clkdiv.smart_action.txt(5B)
--------clkdiv.cbx.xml(88B)
--------clkdiv.pre_map.hdb(9KB)
--------clkdiv.pre_map.cdb(2KB)
--------clkdiv.rtlv.hdb(9KB)
--------clkdiv.(0).cnf.cdb(2KB)
--------clkdiv.hif(390B)
--------clkdiv.(0).cnf.hdb(937B)
--------clkdiv.sld_design_entry.sci(213B)
--------clkdiv.sgdiff.hdb(9KB)
--------logic_util_heursitic.dat(0B)
--------clkdiv.map.rdb(1KB)
--------clkdiv.rpp.qmsg(2KB)
--------clkdiv.rtlv_sg_swap.cdb(193B)
--------clkdiv.sgdiff.cdb(3KB)
--------clkdiv.sgate_sm.rvd(230B)
--------clkdiv.hier_info(935B)
--------prev_cmp_clkdiv.qmsg(3KB)
--------clkdiv.map.qmsg(4KB)
--------clkdiv.map.hdb(9KB)
--------clkdiv.cmp.rdb(5KB)
--------clkdiv.lpc.html(372B)
--------clkdiv.sgate.rvd(2KB)
--------clkdiv.map.cdb(3KB)
--------clkdiv.rtlv_sg.cdb(2KB)
--------clkdiv.lpc.txt(1KB)
--------clkdiv.db_info(152B)
--------clkdiv.tmw_info(67B)
--------clkdiv.syn_hier_info(0B)
--------clkdiv.map.logdb(4B)
--------clkdiv.sld_design_entry_dsc.sci(213B)
--------clkdiv.root_partition.map.reg_db.cdb(207B)
--------clkdiv.tis_db_list.ddb(189B)
----incremental_db()
--------compiled_partitions()
--------README(653B)
----clkdiv.vhd(879B)
----clkdiv.map.summary(312B)
----clkdiv.qsf(2KB)
----clkdiv.flow.rpt(6KB)
----clkdiv.map.rpt(18KB)
----clkdiv.qpf(1KB)