文件名称：基于VHDL十位奇偶校验器的设计
文件大小：1.43MB
文件格式：DOC
更新时间：2013-07-13 05:54:35
VHDL FPGA EDA
设计一个奇偶检验器，要求模拟串行数据输入，并可对其进行奇偶校验。例如对于1位开始位、8位数据位和1位奇偶校验位的10位串行数据，由1个按键根据时序逐个输入，数码管应实时提示当前应输入的数据序号；奇校验或偶校验模式应能设置，odd代表奇校验，eve表示偶校验；显示格式例子：显示odd-9表示当前模式为奇校验，当前应输入第9位(即数据位的第8位)数据；显示odd-PASS则表示奇校验通过;显示odd-FFFF则表示奇校验失败。校验通过时发出嘀-嘀-嘀三声提示。