文件名称：v.sdr80:FPGA Spartan 3e500 上的 SDR 接收器（40MHz 带宽，16 位深度）
文件大小：53KB
文件格式：ZIP
更新时间：2024-07-30 02:47:46
Verilog
#SDR DDC 接收器构建在 Nexys 2 FPGA 板上 这个项目是软件定义无线电。 它建立在具有 Spartan 3e500 版本的 FPGA 板 Nexys 2 上。 ADC 是 16 位和 80MHz 时钟 ADS5483。 特征： ADS5483 ADC 16 位 80MHz 真正的直接下变频 (DDC) 接收器 带有 0.1 Hz NCO 的 Cordic 混音器 CIC抽取 无飞行情报区 USB发射器到PC 0-40 MHz 带宽 在 PC 端，我使用了
【文件预览】：
v.sdr80-master
----switch_bus.ucf(233B)
----DCM.v(3KB)
----cic_integrator.v(1KB)
----stats16.v(1KB)
----dds.ucf(68B)
----StmCtrl.vhd(6KB)
----dds.v(1KB)
----usb.ucf(2KB)
----video.v(2KB)
----pico()
--------prog_rom.psm(4KB)
--------PROG_ROM.V(23KB)
----embedded_kcpsm3.v(4KB)
----pc_vga_8x16.v(787B)
----vga_bus.ucf(265B)
----nco.v(830B)
----m_buffer.v(5KB)
----dds_tf.v(1KB)
----receiver.v(4KB)
----test_nco.v(704B)
----leds_bus.ucf(214B)
----main.v(9KB)
----varcic.v(4KB)
----README.md(433B)
----pc_vga_8x16_00_7F.v(7KB)
----pps.v(756B)
----usb_io.v(4KB)
----vga1024x768x60.v(447B)
----cordic.v(6KB)
----main.ucf(76B)
----sincos.v(7KB)
----pc_vga_8x16_80_FF.v(7KB)
----frequency_meter2.v(1KB)
----kcpsm3.v(93KB)
----cic_comb.v(1KB)
----vga_buffer.v(702B)
----adc.v(4KB)
----StreamIOvhd.vhd(3KB)
----cic.v(3KB)
----adc.ucf(568B)
----vga.v(1KB)
----frequency_meter.v(1KB)
----Memory.vhd(2KB)