文件名称：Verilog VHDL硬件描述语言教程
文件大小：3.98MB
文件格式：RAR
更新时间：2012-09-21 10:10:28
Verilog硬件描述教程
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
【文件预览】：
Verilog教程
----011.pdf(472KB)
----005.pdf(315KB)
----008.pdf(624KB)
----009.pdf(225KB)
----006.pdf(137KB)
----目录.txt(4KB)
----012.pdf(568KB)
----002.pdf(298KB)
----003.pdf(363KB)
----007.pdf(144KB)
----013.pdf(736KB)
----001.pdf(86KB)
----004.pdf(289KB)
----010.pdf(697KB)