文件名称：JPEG高速编码芯片的设计
文件大小：296KB
文件格式：PDF
更新时间：2014-12-14 11:07:47
JPEG 高速编码芯片
基于FPGA 自行设计了J PEG图像压缩编码芯片,通过改进算法,优化结构,在合理利用硬件资源的条件 下,有效挖掘出算法内部的并行性。设计了专用的CSD 乘法器,精简的DCT 运算电路单元, 以及查找表的编码方 式,提高了运算速度节省了芯片的逻辑资源。整个设计通过EDA 软件进行了逻辑综合及功能与时序仿真。综合 和仿真结果表明:该设计在速度和资源利用方面均达到了较好的状态,可满足实时J PEG图像压缩的要求。