【文件属性】：
文件名称：easyfpga-soc:easyFPGA SDK 的 HDL 源代码
文件大小：1.76MB
文件格式：ZIP
更新时间：2021-06-24 09:57:03
VHDL
easyfpga-soc
该存储库包含 easyCores 和管理与主机通信的 soc-bridge 的 HDL 源。 它旨在与结合使用，因此作为子模块包含在内。
【文件预览】：
easyfpga-soc-master
----easyFPGA.ucf(3KB)
----.gitignore(479B)
----templates()
--------testbench.vhd(2KB)
--------standalone_application()
--------two_process_entity.vhd(3KB)
--------structural.vhd(2KB)
--------fsm.vhd(2KB)
----doc()
--------soc-bridge()
--------wishbone_spec_b4.pdf(1.12MB)
----infrastructure()
--------receive_frame_buffer_tb.vhd(5KB)
--------interfaces.vhd(4KB)
--------soc_bridge_tb.vhd(77KB)
--------transmit_frame_buffer.vhd(9KB)
--------sim_config_wb_slave_single_reg.wcfg(4KB)
--------constants.vhd(5KB)
--------sim_config.wcfg(15KB)
--------fifo_controller.vhd(8KB)
--------wb_slave_single_reg_tb.vhd(4KB)
--------syscon.vhd(3KB)
--------frame_ctrl.vhd(61KB)
--------receive_frame_buffer.vhd(11KB)
--------sim_posttranslate_config.wcfg(3KB)
--------enable_controller.vhd(3KB)
--------fifo_adapter.vhd(2KB)
--------test()
--------soc_bridge.vhd(9KB)
----COPYING(34KB)
----README.md(270B)
----easy_cores()
--------gpio()
--------uart16750()
--------wishbone_slave()
--------pwm()
--------fdiv()
--------spi()
--------easy_core_overview.ods(16KB)
--------i2c_master()
--------can_wrapper()