用FPGA 实现高频时钟的分频和多路输出

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文件名称：用FPGA 实现高频时钟的分频和多路输出

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更新时间：2015-06-04 07:47:37

FPGA 实现高频时钟

摘　要:FPGA(现场可编程逻辑门阵列) 内部集成了四个全数字片内延时锁定环电路(Delay - Locked Loop ,缩写为 DLL) ,利用它能够实现对芯片输入时钟的零延时输出和时钟倍频,分频以及镜像操作等多种控制功能。本文就是用 DLL 的功能来实现对64MHz 的高频时钟的分频和多路输出。