FPGA重要设计思想及工程应用之时钟设计.pdf

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文件名称：FPGA重要设计思想及工程应用之时钟设计.pdf

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更新时间：2022-06-08 02:18:33

fpga

因此, 在FPGA设计中最好的时钟方案 是: 由专用的全局时钟输入引脚驱动单个 主时钟去控制设计项目中的每一个触发器。 同步设计时, 全局时钟输入一般都接在器 件的时钟端, 否则会使其性能受到影响。 对于需要多时钟的时序电路, 最好选 用一个频率是它们的时钟频率公倍数的高 频主时钟。