论文研究-A Verilog Precompiler for Interactive Optimization of IP Core Design.pdf

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文件名称：论文研究-A Verilog Precompiler for Interactive Optimization of IP Core Design.pdf
文件大小：447KB
文件格式：PDF
更新时间：2022-09-07 01:40:12
SV syntax, Verilog, compiler, IP核设计交互式优化的Verilog预编译器，王冬华，范益波，SV 是一个交互式编译器,它能使电路设计者在不改写源代码的情况下,进行资源消耗 和时间花费之间权衡。 本篇文章提出了一套简介的SV ��