文件名称：verilog除法器
文件大小：35KB
文件格式：RAR
更新时间：2015-12-23 15:41:13
verilog 除法 简单 高效
可自行设定除数和被除数的位宽，所需要的时钟数为商的位数再加1。已经附带testbench，简单易懂。
【文件预览】：
division
----serial_divide_uu_tb.v.bak(1KB)
----serial_divide_uu.v(9KB)
----vsim.wlf(32KB)
----division.mpf(13KB)
----work()
--------_vmake(26B)
--------serial_divide_uu()
--------_temp()
--------serial_divide_uu_tb()
--------_info(517B)
----serial_divide_uu_tb.v(1KB)
----transcript(3KB)
----selected.txt(0B)
----serial_divide_uu.v.bak(9KB)
----division.cr.mti(521B)
----serial_divide_uu.xml(1KB)